RTL 前端设计
按规格逐模块拆解接口与时序要求，编写可综合、风格统一的 RTL 代码，同步维护寄存器说明文档，保证代码可读、可审、可交接，避免后期集成时出现接口歧义。
- 支持 Verilog 与 VHDL
- 适合数据通路与控制逻辑
- 按模块里程碑交付源码
UVM 功能验证
搭建组件化、可复用的 UVM 验证环境，以功能覆盖率驱动用例补充，覆盖率收敛曲线全程可查，回归脚本随环境一起交付，客户可独立继续跑回归。
- 覆盖率目标通常 90% 以上
- 含随机与定向用例清单
- 回归结果按周汇总报告
模拟电路设计
基准源、运算放大器、数据转换器等模块的晶体管级设计，覆盖典型、快慢等工艺角与温度电压组合，给出每个关键指标在最坏情况下的裕量说明，而不是只报典型值。
- 交付原理图与后仿数据
- 适配各主流工艺库
- 含版图协同注意事项
数字后端实现
从网表接入到版图签核的完整物理实现：布局规划、时钟树综合、布线收敛、物理验证违例清零，最终交付 GDS 与全套签核报告，可直接对接代工厂流片流程。
- 支持 28nm 及以上节点
- 含 DRC 与 LVS 清零
- 周期视图纸规模评估
FPGA 原型验证
把设计映射到 FPGA 平台，在流片前接入真实接口与数据流，提前暴露跨时钟域、握手协议与软件配合问题，显著缩短芯片回来后的联调时间。
- 缩短软硬件联调周期
- 适合接口协议类设计
- 含移植约束文件交付
低功耗设计
按"先门控、再分区、后关断"的次序落实低功耗策略，输出 UPF 功耗意图描述，并用功耗分析工具核对动态与静态功耗是否落在预算之内。
- 含 UPF 描述文件
- 覆盖动态与静态功耗
- 按场景出具功耗报告
DFT 可测性设计
插入扫描链与内建自测试结构，平衡测试时间与面积开销，生成测试向量并报告故障覆盖率，让量产测试环节有据可依。
- 支持 stuck-at 与过渡故障
- 测试向量随报告交付
- 常与后端流程并行推进
封装与 PCB 协同
结合封装基板与 PCB 走线核查关键信号的完整性、供电网络的压降与散热路径，输出协同设计建议书，减少芯片与系统匹配层面的返工。
- 含信号完整性核查清单
- 适配常见封装形式
- 输出协同设计建议书
IP 集成与定制
评估第三方或自研 IP 的接口协议、时序与功耗特性，完成总线适配层开发与顶层集成，必要时在授权范围内做参数化定制，全部改动保留版本记录。
- 含接口适配文档
- 版本记录完整可回溯
- 按集成范围约定计价
不确定该选哪几项？
把规格书发过来，我们帮您划定交付边界，再谈方案与周期。